|
حافظه DRAM
W956D8MBYA5I
64Mb 200MHz 35ns HyperRAM
کیفیت: ORIGINAL(distributor) پکیج: TFBGA-24
قیمت تک فروشی 4,927,297 ریال
قیمت عمده 4,801,592 ریال (10 به بالا)
قیمت ویژه 4,751,310 ریال (100 به بالا)
قیمت فوق العاده4,726,169 ریال (1000 به بالا)
 قیمت تک فروشی 6.994 تتر با تخفیف
20.5819.619.2119.01
|
توضیحات
HyperBus يک رابط با تعداد سيگنال کم، Double Rate Data (DDR) است که سرعت خواندن و نوشتن با سرعت بالا را به دست مي آورد. پروتکل DDR دو بايت داده را در هر سيکل ساعت بر روي سيگنال هاي ورودي/خروجي DQ انتقال مي دهد. يک تراکنش خواندن يا نوشتن در HyperBus شامل يک سري انتقال داده با پهناي 16 بيت و يک چرخه ساعت در آرايه HyperRAM داخلي با دو انتقال داده متناظر با پهناي 8 بيت و چرخه نيم ساعتي بر روي سيگنال هاي DQ است. همه ورودي ها و خروجي ها با LV-CMOS سازگار هستند. اطلاعات فرمان، آدرس و داده از طريق هشت سيگنال HyperBus DQ [7:0] منتقل مي شود. ساعت (CK#، CK) براي گرفتن اطلاعات توسط يک دستگاه برده HyperBus هنگام دريافت فرمان، آدرس يا داده بر روي سيگنال هاي DQ استفاده مي شود. مقادير Command يا Address با انتقال ساعت در مرکز تراز هستند. هر تراکنش با تأييد سيگنال‌هاي CS# و Command-Address (CA) شروع مي‌شود، سپس انتقال ساعت براي انتقال شش بايت CA آغاز مي‌شود و به دنبال آن تأخير دسترسي اوليه وجود دارد. و انتقال داده ها را بخوانيد يا بنويسيد، تا زماني که CS# حذف شود.
Description
HyperBus is a low signal count, Double Data Rate (DDR) interface, that achieves high speed read and write throughput. The DDR protocol transfers two data bytes per clock cycle on the DQ input/output signals. A read or write transaction on HyperBus consists of a series of 16-bit wide, one clock cycle data transfers at the internal HyperRAM array with two corresponding 8-bit wide, one-half-clock-cycle data transfers on the DQ signals. All inputs and outputs are LV-CMOS compatible. Command, address, and data information is transferred over the eight HyperBus DQ[7:0] signals. The clock (CK#, CK) is used for information capture by a HyperBus slave device when receiving command, address, or data on the DQ signals. Command or Address values are center aligned with clock transitions. Every transaction begins with the assertion of CS# and Command-Address (CA) signals, followed by the start of clock transitions to transfer six CA bytes, followed by initial access latency
and either read or write data transfers, until CS# is de-asserted.
|
کلیه حقوق این سایت متعلق به فروشگاه Skytech می باشد