توضیحات
شيفت رجيسترهاي 166 و LS166A داراي سازگاري با بيشتر خانواده‌هاي ديگر منطقي TTL هستند. تمام ورودي‌هاي اين دستگاه‌ها با بافر طراحي شده‌اند تا نياز به درايو را به يک بار استاندارد سري 54/74 يا سري 54LS/74LS کاهش دهند. ديودهاي کلپينگ ورودي‌ها باعث کاهش ترانزيشن‌هاي سوئيچينگ و ساده‌سازي طراحي سيستم مي‌شوند.
اين شيفت رجيسترها که مي‌توانند در حالت‌هاي موازي ورودي يا سري ورودي و سري خروجي کار کنند، داراي پيچيدگي معادل 77 گيت روي يک تراشه يکپارچه هستند. اين دستگاه‌ها ورودي‌هاي ساعت گيت‌دار و ورودي بازنشاني قابل لغو دارند. حالت‌هاي ورودي موازي يا سري با ورودي shift/load کنترل مي‌شوند. زماني که ورودي shift/load بالا باشد، ورودي داده سري فعال شده و هشت فليپ‌فلاپ به‌صورت سري با هر پالس ساعت جابجا مي‌شوند. زماني که ورودي shift/load پايين باشد، ورودي داده‌هاي موازي فعال شده و بارگذاري همزمان در پالس ساعت بعدي انجام مي‌شود. در حين بارگذاري موازي، جريان داده سري متوقف مي‌شود.
ساعت‌گذاري از لبه پايين به بالا پالس ساعت انجام مي‌شود و از طريق يک گيت NOR دو ورودي که اجازه مي‌دهد يکي از ورودي‌ها به‌عنوان عملکرد فعال‌سازي يا مهار ساعت استفاده شود. نگه داشتن هرکدام از ورودي‌هاي ساعت در حالت بالا، ساعت‌گذاري را مهار مي‌کند و نگه داشتن هرکدام از ورودي‌ها در حالت پايين، ورودي ساعت ديگر را فعال مي‌کند. اين امکان را مي‌دهد که ساعت سيستم به‌صورت آزاد اجرا شود و رجيستر به دستور توقف يابد. ورودي مهار ساعت بايد فقط زماني به سطح بالا تغيير يابد که ورودي ساعت در حالت بالا باشد. ورودي بازنشاني مستقيم و بافر شده تمام ورودي‌هاي ديگر، از جمله ساعت، را لغو کرده و تمام فليپ‌فلاپ‌ها را به صفر تنظيم مي‌کند.
Description
The 166 and LS166A 8-bit shift registers are compatible with most other TTL logic families. All 166 and LS166A inputs are buffered to lower the drive requirements to one Series 54/74 or Series 54LS/74LS standard load, respectively. Input clamping diodes minimize switching transients and simplify system design.
These shift registers, which can operate in parallel-in or serial-in, serial-out modes, have a complexity of 77 equivalent gates on a monolithic chip. They feature gated clock inputs and an overriding clear input. The parallel-in or serial-in modes are controlled by the shift/load input. When the shift/load input is high, it enables the serial data input and couples the eight flip-flops for serial shifting with each clock pulse. When the shift/load input is low, the parallel data inputs are enabled, and synchronous loading occurs on the next clock pulse. During parallel loading, serial data flow is inhibited.
Clocking is accomplished on the low-to-high edge of the clock pulse through a two-input positive NOR gate, which permits one input to be used as a clock-enable or clock-inhibit function. Holding either of the clock inputs high inhibits clocking, and holding either low enables the other clock input. This allows the system clock to be free-running, and the register can be stopped on command with the other clock input. The clock inhibit input should only be changed to high while the clock input is high. A buffered, direct clear input overrides all other inputs, including the clock, and sets all flip-flops to zero.
|